村井 誠

SRAM 230MB積んで80TB/secなんですね。IntelのGaudi3（96MB 12.8TB/sec）とかMetaのMTIA（256MB 2.7TB/sec）と比較してもキャッシュSRAMの帯域幅がめちゃくちゃ広い設計ですね。

設計・製造・装置の3つを連携させてビジネスを回せるようにしているのがEDAベンダーなので（日本は弱いのですが）その切り口も加えて欲しいなと思いました。 ファウンドリでの設計ルールやデバイスモデルがデザインキットとしてEDAツール上で読み込めて、膨大な設計検証をユーザー側で独自に回せる仕組みは他産業ではなく、半導体が水平分業できている大きな要因の一つだと思います。

SamsungのロジックプロセスはIBM技術陣営ですし、IBM Powerプロセッサの製造委託先でもあります。あとはQualcommがSamsung 2nmプロセスを使うかもという話も。TSMCもSamsungも米国としては支援する意味が大いにあるということかと思います。

CPU（Grace）のサポートしているDRAMはLPDDR5Xなんですね。帯域必要なアプリケーションはモバイルじゃなくてもLPDDRが増えてくるんですかね。 https://www.nvidia.com/ja-jp/data-center/grace-cpu/

製造部門を事業部として分けて、ファウンドリ事業で顧客に受け入れられる市場価格ベースで製造原価計算をするということですかね。 このInternal Foundry Business modelのbenefitとして以下の記載がありました。 「Also, Intel’s test times currently run double or triple those of competitors. As business units are charged market prices based on test time, Intel expects pre-silicon design choices to reduce these test times, eventually producing savings of approximately $500 million annually.」 これが本当だとするとものすごく製品技術エンジににやさしい会社ですね（笑）

半導体は、製造リードタイムが長いため不具合が起きると影響範囲が膨大でリカバリに時間がかかる、その半導体が出荷できないだけで最終製品が作れなくなる、設計が遅れると試作期間が短くなる、などの事情があるためTSMCに限らずハードな現場になりがちですね。

ロジック微細化が進む中で工程数が増え設備投資額が大きくなった。（スマホのAPやGPUなど高コストな半導体のアプリケーションが見つかった） 装置業界のM&Aが進む中でプロセス毎に装置メーカー間の住み分けが決まってきた。あたりも重要な要素かなと思いました。

ファウンドリで先端プロセスかつSi Interposer使う製品で売上を上げるってことですかね。（OSATを始める訳ではないと思うので）

NV-HBI(10TB/s)がすごいですねえ。数千本単位のI/Oでチップ間を接続していると思いますがこれまで同様にCoWoS使ってるのでしょうか。Si Interposerも含めた協調設計環境を提供できるTSMCじゃないと実現が難しそうです。

日本に後工程の製造拠点を作るメリットとしては部材調達（特にパッケージ基板）が挙げられるのではないでしょうか。 前工程の歩留や需要に合わせてフレキシブルに部材調達を実行しようとするとサプライヤが集積している日本で生産することは調達LTやコミュニケーションのしやすさの観点でメリットが大きいと思います。

DRAMとNANDでプロセス違うので未実装エリアにDRAM用装置を入れて生産するんですかね。

毎回決算説明会資料で自社Fabの稼働率が提示されていますが、稼働率が低い状態でもこれだけの粗利を出せるコスト体質はすごいなと思います。